ISE 14.7 synthesis 중 오류 수정중

문제 1. clocks_reset.v에서 real parameter을 쓸 수 없다고 나옴.

synthesis시에 지원해주지 않기 때문에 일단 integer parameter로 교체해봄...(나중에 문제가 생기면 더 큰 parameter을 써 봐야 할 것 같음.

=> 일단 time이라는 parameter을 써봤다.

문제 2. 

ERROR:HDLCompiler:608 - "C:\Users\daey\amber23\clocks_resets.v" Line 257: Multiple event control statements in one always/initial process block are not supported in this case.

라고 하고 아래의 부분임

initial

    begin

    @ (posedge i_brd_clk_p)

    brd_temp = $time;

    @ (posedge i_brd_clk_p)

    brd_clk_period = $time - brd_temp;

    pll_clk_period = brd_clk_period / 4;

    end

    

여기서는 http://stackoverflow.com/questions/28355177/verilog-event-control-statements 여기에 문제에 대해서 나온다. 일단 그래서 이렇게 고쳐봤음

initial

    begin

    @ (posedge i_brd_clk_p)

begin

brd_clk_period = $time - brd_temp;

brd_temp = $time;

end

pll_clk_period = brd_clk_period / 4;

    end

그러자 이렇게 에러가 뜬다.

=========================================

INTERNAL_ERROR:Xst:cmain.c:3423:1.29 -  Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.  

---------------------------------------

그래서 여기에 들어가봄 http://forums.xilinx.com/t5/Synthesis/Synthesis-Error-INTERNAL-ERROR-Xst-cmain-c-3423-1-29-Process/td-p/290491

그래서 옵션을 바꿔보라고 해서 위에 창에서 process -> process properties에 들어가서 옵션을 바꿔봤다.

-keep_hierarchy" parameter to soft. 로..

그래도 동일한 에러가 떠서

As you are using V-5, try using -use_new_parser yes switch in XST Command Line Option. Readhttp://www.xilinx.com/support/answers/40377.htm for more info. 이것을 보고 옵션을 교체하려고 함.

위에 저부분은 

initial

    begin

    @ (posedge i_brd_clk_p)

begin

brd_clk_period = $time - brd_temp;

brd_temp = $time;

end

 pll_clk_period = brd_clk_period / 4;

    end

이렇게 바꾸면 됨.